| CA*NET |
Canadian Network (rete canadese) |
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La dorsale nazionale creata nel 1900 per unire diversi centri di ricerca
e diverse istituzioni scolastiche canadesi. A questa dorsale si collegano
dieci reti regionali. Si tratta di una struttura evolutasi rapidamente
e che in Canada ha esteso la propria presenza anche agli enti governativi
del (centrali e periferici) oltre che alle aziende. |
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| CAC |
Call Admission Control (controllo di ammissibilità della chiamata) |
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L'insieme di algoritmi usati per decidere se accettare o meno una connessione
ATM, badandosi sulla disponibilità di banda passante sufficiente a contenerla
e considerato il livello qualità del servizio (QoS) richiesto. Il controllo
viene eseguito al momento di creare una connessione oppure al momento
di rinegoziarla (nel caso fosse stata interrotta). Il sistema cerca di
utilizzare al meglio le risorse della rete senza lasciarla mai disoccupata
e assegnandole in base alle disponibilità e alle richieste ricevute. Non
esiste uno standard in questo senso e l'efficienza degli switch ATM dipende
direttamente dalla bontà dei loro algoritmi CAC visto che con una negoziazione
più aggressiva si ottiene un numero maggiore di connessioni. |
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| cache |
memoria di transito |
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Un componente di hardware specializzato che usa una piccola quantità di
memoria ad altissima velocità per mantenere immediatamente disponibili
al processore le informazioni a cui questo accede più frequentemente.
Vedi anche "cache memory". |
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| cache
asincrona |
Il tipo più semplice di cache utilizza un design asincrono, cioè la CPU
trasmette un indirizzo, la cache lo riceve e restituisce i dati qualora
siano a sua disposizione. Un ciclo extra è richiesto all'inizio di ogni
accesso per la ricerca del tag (indicatore che segnala al processore se
i dati cercati si trovano effettivamente nella cache, così che in caso
negativo non si perda tempo nell'eseguire un accesso a vuoto ma si dirotti
la richiesta direttamente alla memoria centrale). Il tempo di risposta
della cache asincrona può essere di 3-2-2-2 su un bus a 66 MHz, però è
molto più comune incontrare sequenze del tipo 4-2-2-2. |
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| cache
coherency |
coerenza della cache |
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Un termine assegnato alla corrispondenza tra i dati contenuti nella memoria
centrale e la relativa copia riportata all'interno della cache. Al fine
di mantenere questa coerenza vengono impiegate diverse tecniche, come
l'azzeramento del contenuto della cache (flushing) e monitoraggio degli
indirizzi che passano sul bus (snooping) per assicurarsi che nessun altro
dispositivo abbia modificato le informazioni contenute in quel particolare
indirizzo di memoria senza che anche la cache sia stata aggiornata. |
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| cache
di primo livello |
La cache che si trova all'interno del microprocessore. Il Pentium dispone
di 16 KByte di cui 8 KByte per i dati e 8 KByte per le istruzioni. I 486
dispongono di 8 KByte con la sola eccezione del 486 DX4 che ha 16 KByte
di cache di primo livello. |
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| cache
di secondo livello |
La cache di secondo livello (L2) di trova nel processore o sulla scheda
madre e immagazzina i dati che non possono essere contenuti nella cache
di primo livello (L1). Le sue dimensioni tipiche vanno da 128 KByte ai
512 KByte. La cache di secondo livello è composta da memoria statica ad
accesso casuale (Static RAM) che si trova all'esterno del processore (sulla
scheda madre oppure nello stesso chip, integrata oppure separata come
nel caso del P6) per compensare gli eventuali "miss" che si verificano
nella cache di primo livello e impedire che il processore debba andare
a cercare oppure a scrivere i dati direttamente nella memoria centrale. |
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| cache
flush |
Indica l'invalidazione dell'intero contenuto della cache che avviene attraverso la marcatura invalidativa di tutti i tag corrispondenti. |
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| cache
line |
linea di cache |
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Una predeterminata quantità d'nformazioni che la cache riesce a leggere dalla memoria centrale in un solo ciclo di accesso (può essere tipicamente 16 o 32 byte). |
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| cache
line fill |
riempimento di una riga di cache |
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Quando la cache interna del processore oppure la sua cache esterna di
secondo livello non contengono il dato cercato dalla CPU (miss), viene
eseguita la lettura dalla memoria centrale oppure dalla cache esterna
di una quantità predeterminata d'informazioni (chiamata linea o line).
Queste informazioni vengono quindi memorizzate nella cache di pertinenza
e l'operazione prende il nome di cache line fill. Le dimensioni del blocco
di dati è determinato dal tipo di controller che viene utilizzato per
la cache. |
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| cache
line size |
dimensione della linea di cache |
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Vedi cache line fill |
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| cache
memory |
memoria cache o memoria di transito |
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1. Memoria ad alta velocità che può rispondere alle richieste di lettura
oppure filtrare le richieste di scrittura verso la memoria centrale senza
imporre stati di attesa al processore. Uno stato di attesa è un ciclo
di clock durante il quale il microprocessore sospende l'elaborazione e
attende il completamento di una richiesta di lettura o scrittura sulla
memoria (operazione di I/O sulla memoria).
2. Una memoria ad alta velocità
progettata per contenere dati a cui si dovrà accedere nell'immediato futuro
oppure dati su cui si è lavorato di recente. La sua presenza velocizza
il computer poiché consente un passaggio molto più veloce d'informazioni
tra la memoria centrale e il microprocessore oppure tra il disco rigido
e la memoria centrale. Nel primo caso viene utilizzata RAM di tipo statico
(SRAM) con tempi di accesso dai 10 ai 30 nanosecondi rispetto alla RAM
centrale che ha tempi di accesso tra i 60 e 70 nanosecondi, nel secondo
caso si usa RAM convenzionale (60 - 70 nanosecondi). Il valore della cache
dipende in larga misura dal software che la gestisce. Le cache funzionano
sul principio secondo il quale tutti i computer che eseguono istruzioni
in modo sequenziale tendono ad accedere ripetutamente alla stessa porzione
di memoria. |
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| cache
miss |
Si verifica quando il processore richiede il contenuto di un particolare
indirizzo di memoria e la cache non è in grado di fornirlo, costringendo
così la CPU ad accedere alla memoria esterna, notoriamente più lenta. |
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| cache
sincrona |
La cache di tipo sincrono immagazzina gli indirizzi in ingresso per eseguire
la routine di ricerca in due o più cicli di clock. Durante il primo ciclo
di clock l'indirizzo richiesto viene memorizzato in un registro. Durante
il secondo ciclo, la cache recupera il dato e lo consegna. Poiché l'indirizzo
è immagazzinato nel registro, la cache sincrona può ricevere l'indirizzo
successivo mentre ancora la CPU sta leggendo i dati della precedente richiesta.
Grazie a questo accorgimento, la SRAM sincrona riesce a fornire una raffica
di dati successivi senza dover ricevere e decodificare ulteriori indirizzi.
Su un bus a 66 MHz il tempo di risposta può essere ridotto, in condizioni
ottimali, a 2-1-1-1. Esiste anche un altro tipo di SRAM sincrona che si
chiama pipelined burst. L'uso della pipeline aggiunge essenzialmente uno
stadio di output dove immagazzinare i dati letti dalle locazioni di memoria
in modo che le letture successive siano accessibili più velocemente, senza
la latenza indotta dalla ricerca nella matrice della memoria per ottenere
il dato successivo. Questo tipo di tecnologia funziona più efficacemente
quando l'accesso è sequenziale, come nel riempimento lineare della cache
dove si copia il dato dall'indirizzo richiesto e poi il contenuto in sequenza
di tutti gli indirizzi consecutivi. |
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